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Invertitore CMOS con pass-transistor: transistori pull-up e puIl-down




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Invertitore CMOS con pass-transistor: transistori pull-up e puIl-down


Oltre al W L ed alla resistenza relativi all'NMOS ed al PMOS, al simulatore switch-level è necessario fornire qualche informazione aggiuntiva. In alcuni casi i valori di resistenza degli NMOS e dei PMOS, calcolati secondo il metodo precedente, possono risultare inaccettabili. Ad esempio, consideriamo il circuito mostrato in Figura 1.10.



Fig. 1.10 - Invertitore CMOS con pass transistor



Abbiamo un invertitore CMOS cui è collegato un transistore in serie fra l'uscita e una capacità di uscita C (pass-transistor: transistore passante). Supponiamo di essere interessati al calcolo del tempo di propagazione tplh del nodo d'uscita (sulla capacità C), che si ha nel caso in cui l ingresso è zero (cioè l'NMOS è interdetto ed il PMOS conduce) e sulla gate del pass-transistor vi è 1 (e, quindi, anch'esso conduce). Come è noto, al posto del PMOS si considera la resistenza Rp all'NMOS si sostituisce Rn, e la costante di tempo sarà pari a C (Rn+Rp). Il problema è il valore di Rn che si considera al posto dell NMOS pass-transistor. In tal caso, infatti, questo NMOS funziona come pull-up anziché da pull-down, cioè serve per caricare una capacità anziché (come normalmente avviene) per scaricarla. Quando il transistore funziona da pull-up presenta una resistenza maggiore (R'n>Rn) a causa, ad esempio, della perdita della soglia (che non può essere portata in conto direttamente come differenza di tensione, ma come un aumento di ritardo ovvero come resistenza maggiore). In definitiva, quando un NMOS funziona da pull-up è meno efficiente di quando funziona da pull-down. Pertanto all'NMOS quando funziona da pull-up sostituiremo sempre una resistenza ed un interruttore, solo che la resistenza R n sarà maggiore di Rn, a parità di W/L. Quindi, il nostro simulatore switch-level può utilizzare due valori diversi di resistenza per 1'NMOS, in base al suo funzionamento da pull-up o da pull-down. Infatti, se l'ingresso dell'invertitore passa da 0 ad

1, lo stesso transistore è coinvolto in un processo di scarica della capacità, ovvero funziona da pull- down. Per stimare il valore di R'n, consideriamo il circuito di test di Figura 1.11.



Fig. 1.11 - Circuito di test per il calcolo di R'n


Si ha cioè un singolo NMOS a caricare una capacità C il cui potenziale iniziale è nullo (vC(0)=0). Simuliamo questo circuito con SPICE (o eseguiamo delle misure), considerando un ingresso a gradino, e calcoliamo il tempo di propagazione tplh. Sostituendo allora al transistore una resistenza R'n ed un interruttore si ha: tplh=0.69 R'nC, da cui si ricava:



  t plh                    

R

n C



Per dimostrare che R'n>Rn   bisogna calcolare analiticamente il valore di tplh; in questo modo otterremo una espressione analitica di R'n, che potremo confrontare con quella di Rn

Quando il segnale d'ingresso passa al valore Vdd il transistore funziona nella regione di pinch-off. La caratteristica i-v è quella mostrata in Figura 1.12. A noi, comunque, interessa l'andamento della tensione vC per la valutazione di tplh



Fig. 1.12 - Caratteristica dell'NMOS e andamento i-vC della capacità



L'andamento i-vC si ottiene ribaltando rispetto l'ordinata e traslando di Vdd la caratteristica dell'NMOS. Il valore massimo di corrente che si ottiene nell'origine è proprio pari a Isat Per valutare tplh bisogna valutare il tempo impiegato da vC per passare da 0 a Vdd

Il coefficiente x è una funzione della tensione di soglia. Per Vt=0 si ha che x=2, ovvero la resistenza dell'NMOS nel funzionamento da pull-up è il doppio di quella nel funzionamento da pull-down; invece, nel caso in cui Vt Vdd/2 si ha che x . Notiamo, quindi, che la resistenza R'n, è sicuramente abbastanza più grande di Rn, di un fattore che almeno teoricamente deve essere maggiore di 2, e che addirittura tende all' se Vt Vdd in questo caso, infatti, la tensione sulla capacità va da 0 a Vt Vdd e per Vt Vdd/2 si ha che il transitorio sulla capacità non termina mai (dato che la tensione sulla capacità tende asintoticamente al valore Vdd

Osserviamo che in questa analisi è stato trascurato l'effetto body (cioè la Vt varia perché la tensione tra source e substrato è variabile); resta comunque il fatto che la resistenza R n sarà abbastanza più grande di Rn

Un discorso duale può essere fatto per i PMOS, ovvero ci sarà una R p che è quella che si manifesta quando si utilizza il PMOS come pull-down anziché come pull-up.


Fig. 1.13 - Cascata di invertitori CMOS: valutazione di RS



Bisogna, infine, specificare un altro parametro sia per l'NMOS che per il PMOS: questo parametro viene introdotto per approssimare, in maniera peraltro empirica, il seguente fenomeno. Supponiamo di avere un circuito costituito da due invertitori CMOS in cascata Fig. 1.13). Vediamo cosa succede quando il segnale di ingresso ha una transizione alto-basso: ovviamente, all'uscita del primo invertitore avremo una transizione basso-alto, mentre all'uscita del secondo avremo una transizione alto-basso.

Purtroppo, il tempo di propagazione del secondo stadio è influenzato dal fatto che il segnale d'ingresso a tale stadio non è ideale, ma presenta un tempo di salita finito (in quanto, non proviene da un generatore di tensione ideale). Risulta, quindi:


tphl2 =f(trise1



ovvero il tempo di propagazione del secondo stadio è funzione del tempo di salita del primo stadio. Tale dipendenza può essere abbastanza significativa e quindi, se trascurata, può portare a risultati abbastanza inattendibili. Si utilizzano delle tecniche semplificate per ottenere una stima della dipendenza di tphl2 dal tempo di salita trise1; l'analisi esatta risulta essere molto complicata in quanto ci saranno alcuni istanti di tempo (quando l'ingresso del secondo stadio non è né 0 né Vdd) in cui sia l'NMOS che il PMOS conducono entrambi, e valutare come si scarica la capacità non è affatto banale. Osserviamo che se la capacità C è molto grande e l'NMOS è molto piccolo il tempo di propagazione che ha il secondo invertitore è molto grande. Pertanto, in questa circostanza, sebbene il segnale d'ingresso al secondo stadio non sia proprio ideale ma abbia un piccolo tempo di salita, può dar luogo a delle variazione tutto sommato insignificanti sul tempo di propagazione. Viceversa, se la capacità C2 è molto piccola e l'NMOS è molto grande, per cui potenzialmente è in grado di scaricare la capacità in tempi molto rapidi, l'effetto del tempo di salita del segnale d'ingresso è determinante, ed è proprio tale tempo di salita che determina il tempo di propagazione. Possiamo introdurre un parametro (che indichiamo ancora con x) definito come;



 
x t rise1

t phl step


ovvero come rapporto fra il tempo di salita del segnale d'ingresso al secondo stadio e il tempo di propagazione che questo stadio potrebbe avere se fosse pilotato da un segnale d'ingresso ideale. Inoltre, secondo la formulazione precedente si ha che tphl2,step=Rn dyn. low C. Osserviamo poi che se x è molto piccolo vuoi dire che il tempo di salita trise1 è molto piccolo rispetto al ritardo ideale del secondo stadio; pertanto, il ritardo effettivo del secondo stadio sarà praticamente pari a tphl2,step. Viceversa, se x cresce, il tempo di propagazione aumenterà rispetto al caso ideale. In definitiva, possiamo valutare i1 tempo di propagazione del secondo stadio nel modo seguente:


tphl2 = R* C


dove R*= Rn dyn. low f(x), f(0)=1 con f(x) crescente.

Finora abbiamo fatto riferimento al tempo di salita trise1. Osserviamo, però, che tale tempo di salita sarà tanto maggiore quanto maggiore sarà il tempo di ritardo del primo stadio. Visto che stiamo comunque effettuando una trattazione empirica, conviene allora esprimere il parametro x in questi termini:



t plh1


 
x

t phl step


dato che il nostro simulatore ha gcalcolato il tplh1

Resta da valutare l'espressione della funzione f(x); poiché i calcoli effettuati sono approssimati, non possiamo pretendere una espressione esatta per questa funzione. Pertanto, in molti casi questa funzione viene approssimata mediante una tabella, cioè si effettuano un certo numero di simulazioni al variare del tempo di ritardo del primo stadio e si valuta come varia il relativo ritardo del secondo stadio, tabulando la funzione f(x). Purtroppo, quando si realizza un circuito integrato, i parametri dei dispositivi realizzati non sono delle costanti, ma bisogna considerare ognuno di essi come una funzione aleatoria. Ad esempio, consideriamo il L di un transistor di test (con, ad esempio, W/L=2) e consideriamo un circuito integrato su cui realizziamo 1000 di questi transistor. Tutti i transistor non avranno lo stesso valore di K, ma si avrà una distribuzione statistica; in altri termini, si avrà un valor medio di K, poi un valore minimo ed un valore massimo. Tale discorso vale, ovviamente, non solo per il K ma per tutti i parametri dei dispositivi (capacità, tensione di soglia, ecc ). Si pone allora il problema di quali valori considerare di questi parametri quando si eseguono le simulazioni del nostro circuito. In generale, per ogni dispositivo, si considerano i tre casi typical, fast, slow, rispettivamente corrispondenti alle condizioni nominali, alle condizioni considerate le migliori per il dispositivo (il K è un po' più grande, la tensione di soglia un po' più bassa, per cui la corrente di saturazione è maggiore, ecc.) ed alle condizioni in cui il dispositivo risulta un po' peggiore della media. Generalmente, ciascun costruttore di dispositivi fornisce per i dispositivi a canale le tre schede. MODEL, corrispondenti ai casi typical, fast e slow, e garantisce che le caratteristiche dei dispositivi forniti sono contenute in questi estremi. Un discorso analogo varrà anche per le caratteristiche dei dispositivi a canale p: si avranno tre schede .MODEL, una per il caso tipico, una per il worst-case ed un'altra per il best-case. In questo modo è possibile identificare, per ogni parametro dei dispositivi, uno spazio. Ad esempio, per fissare le idee, consideriamo il parametro K. In un grafico rappresentiamo i Kn in ascissa ed i Kp in ordinata.



Fig. 1.14 - Spazio dei possibili valori relativi al parametro K



Sia per Kn che per Kp possiamo avere tre valori: un valore minimo, un valore nominale ed un valore massimo. Tutti i casi possibili che si possono incontrare sono quelli distribuiti nel rettangolo mostrato in figura. Per quanto riguarda la simulazione dei nostri circuiti, la scelta più ovvia e più banale è di simularli nel caso nominale. In tal caso, però, i dispositivi realizzati non saranno tutti rispondenti alle specifiche; una certa percentuale tra loro andrà bene, altri saranno magari più veloci ed altri non funzioneranno. Questa non è certamente una situazione ottimale, in quanto alla fine si avranno degli scarti, bisognerà eseguire dei test sulla velocità, e così via. In generale, allora, è opportuno garantire il funzionamento del nostro circuito non solo nel caso nominale ma anche nei cosiddetti angoli di processo, relativi alle condizioni di minimo o massimo dei vari parametri. I quattro angoli di processo si identificano nei punti che saranno denominati slow-n/slow-p, fast- n/fast-p, fast-n/slow-p e slow-n/fast-p.

Se bisogna simulare il nostro circuito per calcolare il tempo di propagazione, è opportuno simularlo sull'angolo slow-n/slow-p (in corrispondenza del quale sia i dispositivi a canale n che quelli a canale p sono stati fabbricati un po' peggio della media). Ci possono essere delle cause di malfunzionamento, ovvero di errori di sincronizzazione del circuito, quando il circuito è troppo veloce, ovvero in corrispondenza dell'angolo fast-n/fast-p; è questo il caso in cui bisogna valutare il vincolo sul tempo di setup dei flip-flop. In altre circostanze può essere necessario simulare il circuito sugli altri due angoli di processo, slow-n/fast-p e slow-p/fast-n. In ogni caso, noi ci atterremo al caso nominale, tranne alcuni casi in cui è interessante valutare come peggiorano i tempi di propagazione nel caso in cui ci si trovi nell'angolo di processo slow-n/slow-p, anziché nel caso nominale.


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