Verifica del funzionamento dei principali flip-flop

OBIETTIVI

VERIFICA DEL FUNZIONAMENTO DEI PRINCIPALI FLIP-FLOP

Prima parte

Flip flop SR realizzato con porte logiche NOR.

Flip flop SR realizzato con porte logiche NAND.

Flip flop SR con CLOCK e attivo sul fronte di salita.

Circuiti antirimbalzo con porte logiche NOR e NAND. Verificare per mezzo

dell'oscilloscopio la differenza esistente con i normali interruttori ON-OFF.

Rilevare le tabelle funzionali e i diagrammi temporali. Discuterne i risultati.

Verificare il funzionamento del flip flop JK e flip flop T come divisore di     

frequenza utilizzando le porte logiche e gli integrati. Rilevare le tabelle

funzionali e i diagrammi temporali. Discuterne i risultati.

Seconda parte

Verificare lo schema logico degli integrati 7476 e 7493.

Impiegando uno dei due integrati, realizzare dei contatori di moduli vari:

3,4,5,6,8,9,10,12 e 16 (realizzarne a scelta tre per ogni gruppo).

Il generatore di clock può essere realizzato, a scelta, con trigger di Smith

oppure con circuito antirimbalzo.

Si utilizzino, per visualizzare il conteggio, semplici diodi led oppure,

facoltativamente, un display a 7 segmenti con relativa decodifica.

STUMENTI UTILIZZATI

SCHEDA DI LAVORO DIDAC 1: è una basetta che ha come funzione l'inserimento dei circuiti integrati in modo da consentire il passaggio di corrente secondo le porte che vi vengono inserite.

DIDAC 2: è sempre una basetta che svolge le stesse funzioni della DIDAC 1, però in aggiunta contiene uno swich (per la determinazione del segnale H o L, +5V o 0V) e numerosi dispositivi di segnale quali diodi led.

In entrambe le DIDAC l'alimentazione avviene tramite il collegamento di una alla torretta d'alimentazione, e l'altra si collega a quest'ultima.

Circuiti integrati TTL E CMOS: si tratta di chip alimentati da una tensione costante di 5V ± 2,5 e da corrente continua. Oltre alla famiglia dei TTL esiste quella dei circuiti integrati CMOS (possono funzionare con una tensione variabile tra i 3V e i 18V), che consumano meno energia dei TTL e quindi dissipano meno calore però sono più lenti. Inoltre bisogna dire che la famiglia TTL viene classificata contrassegnandola con la sigla 74 per i componenti di uso commerciale, mentre con la sigla 54 per i componenti di uso militare. Esiste anche un eccezione: il 74HC. Quest'ultimo infatti è un CMOS che funziona ad un alta frequenza.

FLIP-FLOP DI VARIO TIPO :Le caratteristiche e il funzionamento verranno riportati di seguito

OSCILLOSCOPIO: è uno strumento la cui funzione è quella di visualizzare le forme d'onda periodiche.

BREADBOARD: si tratta si una piastra per l'alloggiamento dei componenti, realizzate in materiale plastico e dotata, nella parte superiore, di un gran numero di fori. Sotto i fori sono alloggiate delle barrette metalliche dotate di lamelle che, a coppia, formano tante mollette, una per ogni foro. Infilando un reoforo di un componente in un foro della basetta, esso viene serrato dalla molletta sottostante che assicura un buon contatto elettrico. Alla fine, disposti tutti i vari componenti è possibile verificare il funzionamento del circuito costruito, come se i componenti fossero realmente saldati ad una basetta. In realtà una volta terminata la prova è possibile rimuovere i componenti inseriti e mettercene degli altri.

PREMESSE TEORICHE

I flip flop sono circuiti digitali sequenziali che hanno il compito di memorizzare un bit.
Un circuito digitale si dice sequenziale se l'uscita dipende dagli ingressi applicati e dallo stato precedente della stessa uscita.
Un circuito sequenziale, pertanto, deve ricordare il suo stato precedente e quindi deve possedere uno o più elementi di memoria.
I circuiti digitali si dividono in due fondamentali categorie:

combinatori (il valore dell'uscita dipende solo dal valore dei bit applicati in ingresso);

sequenziali (il valore dell'uscita dipende anche dal suo stato precedente).

I flip-flop sono noti, anche, come multivibratori bistabili perché ciascuno degli stati logici 0 e 1 può essere reso stabile nel tempo.
I multivibratori si dividono in:

astabili (nessuno stato stabile - ad esempio i generatori di onde quadre);

monostabili (un solo stato stabile - ad esempio i temporizzatori);

bistabili (due possibili stati stabili - ad esempio una cella di memoria).

Flip-flop sincronizzati

Spesso l'eventuale cambiamento di stato di un flip-flop non si fa coincidere con l'istante in cui si modificano i valori dei bit di ingresso ma con l'istante in cui un ulteriore ingresso, detto ingresso di sincronismo o ingresso di clock e denominato con la sigla CK, va da 1 a 0 oppure da 0 a 1.
Un flip-flop che funziona col clock prende il nome di flip-flop sincronizzato.
I flip-flop esaminati nelle figure 1e 2, invece, essendo privi di ingresso di clock, sono denominati flip-flop Set Reset asincroni.

Il flip-flop si dice attivo sul livello quando il clock è caratterizzato da un livello logico (0 o 1) applicato all'omonimo ingresso.
Il flip-flop si dice attivo su fronti (edge triggered) quando l'eventuale modifica dello stato di uscita dipende dal fronte positivo o di salita (PET = Positive Edge Triggered) o dal fronte negativo o di discesa (NET = Negative Edge Triggered).
Si dice, anche, che l'uscita si aggiorna nel:

PET quando il clock passa da 0 a 1;

NET quando il clock passa da 1 a 0.

Fig.3 - Flip-flop sensibili ai livelli ed alle transizioni.
Il flip-flop 'a' è sensibile al livello logico 1 e funziona nell'intervallo di tempo t.
Il flip-flop 'b' è sensibile al livello logico 0 durante il tempo t.
Il flip-flop 'c' è di tipo PET e funziona solo nell'istante t1.
Il flip-flop 'd', infine, è di tipo NET e funziona solo nell'istante t1.

Contatori

I contatori sono dispositivi costituiti da uno o più flip-flop, connessi in modo da effettuare il conteggio di impulsi applicati all'ingresso. Possono essere sincroni o asincroni; nel nostro caso abbiamo utilizzato quelli asincroni e pertanto mi limiterò alla descrizione di quest'ultimi.

I contatori asincroni sono costituiti da flip-flop, che non sono attivati simultaneamente, ma in successione nel tempo; gli ingressi di clock non sono collegati fra loro, ma l'uscita di ogni flip-flop è applicata all'ingresso di clock del flip-flop successivo. Il conteggio può essere all'avanti o all'indietro. Per ottenere quello all'avanti bisogna avere un clock attivo sul fronte di discesa, mentre per ottenere quello all'indietro bisogna avere un clock attivo sul fronte di salita.

RELAZIONE

1. FLIP-FLOP SR (Set-Reset)
Il più semplice dispositivo di memoria è il flip-flop Set-Reset. Esso possiede due ingressi denominati Set e Reset ed una uscita indicata con Q.
I circuiti digitali che realizzano il flip flop sono dotati, spesso, anche dell'uscita Q .
Occorre precisare, inoltre, che in un dispositivo di memoria, l'uscita dipende non solo dalla particolare combinazione assunta dalle variabili di ingresso ma anche dallo stato precedente assunto dall'uscita Q. Tale stato precedente verrà indicato con Qo.

1.1. FLIP-FLOP SR realizzato con porte logiche NOR

Le caratteristiche di questo tipo di flip-flop sono le seguenti:
Alla luce di quanto detto si mostra in figura 1 il simbolo logico, la tabella della verità e la soluzione circuitale a porte logiche NOR di un flip-flop S-R.

Fig.1 - Flip-flop S-R. Simbolo, tabella della verità e soluzione circuitale con porte NOR. 

Combinazione SR=00.
Essa è nota come combinazione di riposo poiché l'uscita conserva lo stato precedente (Q=Qo).

Combinazione SR=01.
Ponendo R=1, l'uscita Q si porta a 0 indipendentemente dallo stato precedente.

Combinazione SR=10.
Ponendo S=1, l'uscita Q si porta a 1 indipendentemente dallo stato precedente.

Combinazione SR=11.
Tale combinazione va evitata poiché da un punto di vista logico è una incongruenza: infatti non ha senso comandare il flip-flop per memorizzare lo 0 (R=1) oppure l'1 (S=1). 

Tale flip-flop viene spesso utilizzato per funzionare nel modo seguente.
Se si vuole memorizzare 1 si pone: S=1 e R=0. Successivamente si torna nello stato di riposo: S=0 e R=0. In tal caso l'uscita conserva lo stato precedente: Q=Qo=1.
Se si vuole memorizzare 0 si pone: S=0 e R=1. Successivamente si torna nello stato di riposo: S=0 e R=0. In tal caso l'uscita conserva lo stato precedente: Q=Qo=0.

Verifichiamo, infine, che il circuito realizzato con le porte NOR in figura 1 si comporta da flip-flop S-R.
Dobbiamo ricordare, a tal fine, la tabella della verità della porta NOR (somma logica negata).

Ponendo S=0 e R=1 si deve verificare che Q=0. Infatti l'uscita Q della porta 2 va a 0 poiché l'ingresso R=1.
La porta 1 risulta pilotata con gli ingressi uguali a 0 per cui la sua uscita va a 1. Si noti che le due uscite sono complementari tra loro.
Torniamo nella combinazione di riposo portando R=0 e lasciando S=0.
Poiché l'uscita Q precedentemente era stata portata a 0 (Qo=0), l'uscita della porta 1 rimane a 1 e di conseguenza l'uscita della porta 2 rimane a 0 (Q=0).

Poniamo, ora: S=1 e R=0. L'uscita della porta 1 va a 0 e di conseguenza, poiché R=0, l'uscita della porta 2 si porta a 1: Q=1.
Torniamo nella combinazione di riposo portando S=0 e lasciando R=0.
Poiché l'uscita Q precedentemente era stata portata a 1 (Qo=1), l'uscita della porta 1 rimane a 0 e di conseguenza l'uscita della porta 2 rimane a 1 (Q=1).

Se, infine applichiamo S=1 e R=1, le uscite di entrambe le porte andranno a 0. Conseguenze: le due uscite, in questo caso, non sono più l'una il complemento dell'altra, ed inoltre portando contemporaneamente S ed R a 0 entrambe le uscite si porteranno ad 1 e poi a 0 e così via. In realtà, a causa dei diversi tempi di ritardo di propagazione del segnale elettrico in ciascuna porta, uno dei due NOR propagherà l'1 in uscita prima dell'altra porta. In conclusione diventa aleatorio il valore dell'uscita Q che, pertanto, potrà trovarsi o a 0 o a 1. Anche per questo motivo è bene evitare l'applicazione dell'ultima combinazione della tabella della verità: S=1 e R=1. 

2. FLIP-FLOP realizzato con porte logiche NAND

In questo caso usiamo le porte NAND che hanno la stessa funzione delle NOR
Si riporta in fig.2 lo schema logico del flip-flop che abbiamo realizzato con le porte logiche NAND.
Qui gli ingressi sono indicati con le lettere A e B che, sostanzialmente, si comportano come gli ingressi S ed R del precedente flip-flop a porte NOR con la differenza che gli ingressi sono attivi in logica negativa. In altre parole i flip-flop di fig.1 e di fig.2 coincidono nella funzione logica purché si ponga: 

A = S ,      B = R

Ponendo AB=10 si realizza la funzione di reset per cui l'uscita Q si porta a 0.
Ponendo AB=01 si realizza la funzione di set per cui l'uscita Q si porta a 1.
Ponendo AB=11 si realizza la funzione di memoria per cui l'uscita conserva il precedente valore memorizzato.
AB=00 è la combinazione da evitare sia per incongruenza logica sia perché porterebbe entrambe le uscite al valore 1 e quindi non sarebbero una il complemento dell'altra.

Fig.2 - Flip-flop S-R con porte NAND. Soluzione circuitale e tabella della verità .

Il flip-flop è stato realizzato sia con porte NAND che con porte NOR verificando che il risultato era lo stesso. Come clock abbiamo utilizzato un semplice switch.

3 FLIP-FLOP SR con clock sul fronte di salita

Come visto in precedenza i FLIP-FLOP non sono trasparenti: la loro uscita può cambiare solo in corrispondenza di un fronte del clock. Si può costruire un flip flop in modo che venga attivato o sul fronte di salita (fronte positivo) o su quello di discesa (negativo) del clock. Nel nostro caso noi vogliamo realizzare un FLIP-FLOP SR attivo sul fronte di salita.
In fig. 4 si mostra lo schema logico del flip-flop Set Reset sincronizzato. Esso è costituito da due porte logiche NAND, dette porte pilota, e da altre due porte NAND che realizzano il flip-flop S R vero e proprio del tipo mostrato nella precedente fig.2.

Se il clock CK è al livello logico 1 le porte pilota si comportano da NOT e quindi gli ingressi S ed R sono effettivamente coincidenti con gli omonimi ingressi del generico flip-flop Set Reset (quindi il flip-flop commuta).

Se, invece, il clock CK è al livello logico basso, le uscite delle due porte pilota sono al livello logico 1 indipendentemente dai valori applicati agli ingressi S e R. Per tale combinazione la 'latch' a porte NAND conserva lo stato precedente e quindi il flip flop è insensibile ai comandi esterni applicati ( il flip-flop non commuta).

Nella tabella della verità si riporta l'uscita futura Qn+1 in funzione del clock, degli ingressi S ed R e dallo stato presente Qn.

X rappresenta indifferentemente sia lo stato logico 0 che lo stato logico 1.

CK S R Qn Qn+1 X X X X da evitare

Fig.4. - Flip-flop SR attivo sul fronte di salita con porte NAND.
U1A e U1B costituiscono le porte pilota.
Le porte U1C e U1D rappresentano il flip-flop vero e proprio.
Con Qbar si indica l'uscita Q (Q barrata).

Successivamente abbiamo realizzato il circuito antirimbalzo vale a dire un circuito che consente di sopprimere rimbalzi meccanici dovuti ai contatti mobili di interruttori. I rimbalzi multipli, infatti, generano un numero imprecisato di impulsi indesiderati che potrebbero far funzionare in modo anomalo il circuito dipendente dall'interruttore. Si pensi, ad esempio, al contatore 'elimina code' dei supermercati. Quando il salumiere preme il pulsante, il display a due cifre deve mostrare il numero successivo a quello corrente grazie alla presenza di un circuito contatore digitale. Se, però, l'interruttore non è protetto da circuito antirimbalzo, alla pressione dello stesso da parte del salumiere, si generano più impulsi che verrebbero conteggiati e quindi anziché visualizzare il numero successivo, vedremmo sui display un numero sicuramente più grande. Se, ad esempio, il display mostra il numero 30 ed alla pressione dell'interruttore si generano 5 impulsi, il successivo numero visualizzato sul display sarà 35 anziché 31.
Di fatto quando avviene un passaggio di stato, per esempio da 0 a 1, la lamella del commutatore si sposta da un terminale di partenza ad uno di arrivo. Questa lamella però non si ferma immediatamente sul terminale di arrivo, ma compie su di esso dei rimbalzi, con conseguente oscillazione dell'uscita fino a quando il terminale non si è stabilizzato.

4 Verificare per mezzo dell'oscilloscopio la differenza esistente con i normali interruttori ON-OFF

Naturalmente, il fenomeno visto adesso è invisibile tramite l'occhio umano ed è quindi indispensabile l'utilizzo di un oscilloscopio, grazie al quale è possibile vedere le oscillazioni della tensione in uscita durante il rimbalzo del terminale. Per poter eliminare tale oscillazione è sufficiente ricorrere ad un circuito antirimbalzo, utilizzando sia porte NAND che NOR (si realizza con lo schema logico di fig.13 che impiega in questo caso un flip-flop S R a porte NAND). Una volta realizzato il circuito lo abbiamo collaudato, verificandone il corretto funzionamento tramite l'oscilloscopio che infatti non ha mostrato più le oscillazioni della tensione in uscita.

Fig.13.- Il deviatore seguito dal flip-flop prende il nome di interruttore antirimbalzo. 

Il deviatore può assumere due posizioni: A e B. Il contatto mobile è collegato alla massa e perciò porta il livello logico 0 all'ingresso collegato.
Supponiamo che il deviatore passi da A a B e successivamente ritorni nella posizione A.

Fig.14. - Forme d'onda nei punti A, B e sull'uscita Q.

Esaminando le forme d'onda di A e B nei vari  intervalli di tempo, abbiamo dedotto facilmente la forma d'onda dell'uscita Q che, come si vede nella fig.14, è esente da rimbalzi meccanici.Nell'istante t1 il contatto mobile lascia il punto A e questo si porta al livello logico 1. Nell'istante t2, terminata la sua corsa, il contatto mobile tocca il punto B che si porta al livello 0. A causa della sua elasticità, la lamella vibra causando gli impulsi visibili tra gli istanti t2 e t3. In t3 la lamella tocca definitivamente il punto B. Nell'istante t4 si decide di riportare l'interruttore nella posizione A. Quando in t4 il contatto mobile lascia il punto B, questo si porta a 1 e nell'istante t5 raggiunge per la prima volta il punto A che si porta a zero. A causa dell'elasticità della lamella del contatto mobile, si creano su A delle vibrazioni che generano gli impulsi visibili sulla linea A nell'intervallo di tempo compreso tra t5 e t6. In t6 il contatto mobile tocca definitivamente il punto A che rimane definitivamente al livello logico. Nella fig.14 si è supposto che il rimbalzo meccanico produca 3 impulsi spuri prima di raggiungere definitivamente il livello logico 0.

5 Verificare il funzionamento del flip flop JK e flip flop T come divisore di frequenza

Come prima cosa vediamo le caratteristiche del flip flop JK

Il flip-flop JK è un dispositivo a due entrate denominate J e K che operano in modo analogo alle entrate S ed R di un flip-flip Set Reset con la differenza che se : J=1 e K=1 l'uscita commuta, cioè se lo stato presente è 0, lo stato futuro è 1 e viceversa.
Per evitare commutazioni multiple, nel caso si lasci a lungo la combinazione J=1 e K=1, tale flip-flop deve essere necessariamente sincronizzato.

J K Qn Qn+1

Fig.5. - Flip-flop JK e tabelle della verità. A destra si mostra la tabella della verità che prescinde dalla presenza del clock e che mostra l'uscita futura in presenza degli ingressi esterni J e K e dallo stato presente Qn.

In fig.5 si mostrano due flip-flop JK sincronizzati. Il primo adegua le uscite quando al clock si applica un segnale digitale che passa da 0 a 1 (transizione positiva indicata con una freccia verso l'alto nella tabella della verità). Il secondo adegua le uscite quando al clock si applica un segnale digitale che passa da 1 a 0 (transizione negativa indicata con una freccia verso il basso nella tabella della verità).

Il primo flip flop JK si dice di tipo PET (Positive Edge Triggered), il secondo, invece, si dice di tipo NET (Negative Edge Triggered).

Si mostrano, in fig.6, i simboli logici e le tabelle della verità di due diversi flip-flop JK, il primo di tipo PET ed il secondo di tipo NET, con ingressi asincroni di preset (PRE) e di cleear (CLR).

Fig.6 - Simbolo del flip-flop JK PET e relativa tabella della verità ( a sinistra);
simbolo del flip-flop JK NET e relativa tabella della verità ( a destra).
Si noti il simbolo del clock nei due casi.
La maggior parte dei flip-flop integrati presentano, inoltre, ingressi asincroni di preassegnazione a 1 (PRE) e/o di azzeramento (CLR clear).

Ora osserviamo il flip-flop T

E' un flip-flop avente una sola entrata denominata T e le solite due uscite: Q e la sua complementata Q.
L'uscita Q conserva lo stato precedente se T=0 e commuta se T=1 quando si applica il segnale di clock.
I flip-flop T, al contrario dei JK, D e SR, non sono disponibili commercialmente in forma  integrata poiché si possono ottenere direttamente dai flip-flop JK semplicemente collegando tra loro gli ingressi J e K.
E'  utilizzato come dispositivo divisore di frequenza di clock per due e nei contatori digitali.
Si mostra in fig.8 il collegamento di un flip-flop NET di tipo JK per ottenere un flip-flop di tipo T e la relativa tabella della verità.

Fig.8 -   Simbolo del flip-flop T e relativa tabella della verità.
Dalla tabella si nota che solo quando il clock passa dal livello logico alto al livello logico basso si ha:
 Qn+1=Qn se T=0 e Qn+1=Qn  se T=1.

Osservando le caratteristiche dei suddetti flip-flop, abbiamo visto che se si realizza un contatore modulo 16 o anche modulo minore, l'uscita Q1 del contatore ha esattamente frequenza d'onda dimezzata rispetto a quella Q0 che rappresenta il bit meno significativo. Infatti quando Q1 da il suo primo impulso di clock al flip-flop successivo, il bit Q0 ha già dato questo impulso per ben 2 volte. Allo stesso modo la frequenza di Q3 è la metà di quella di Q2 e infine la frequenza di Q4 (il bit più significativo) è la metà di quella di Q3.

Seconda parte

1 Verificare lo schema logico degli integrati 7476 e 7493.

Il 7476 è un integrato che contiene al suo interno 2 flip-flop JK. Come descritto in precedenza il funzionamento dei flip-flop è sincronizzato dal segnale di clock, a seconda se sia attivo sul fronte di salita o di discesa. Consultando la connessa tabella di verità notiamo che tutte le caratteristiche precedentemente spiegate si verificano nel C.I. 7476

Ultima notazione da fare è che i flip-flop in questione possiedono due ingressi attivi bassi molto particolari: PREset e CLeaR. Il primo permette di settare l'uscita a 1 il secondo di resettarla a 0. Entrambi vengono attivati indipendentemente dal clock.

L'integrato 7493 è un contatore binario asincrono, con conteggio in avanti. È costituito da quattro flip-flop JK, dove sia J che K , per ciascun flip-flop sono costantemente allo stato logico 1. In questo modo ad ogni attivazione di clock si verifica la funzione di toggle.

Essendo un contatore asincrono il clock vero e proprio è dato solo al primo flip-flop, mentre per tutti gli altri il clock è rappresentato dall'uscita del flip-flop precedente. Essendo inoltre a 4 bit, possiamo realizzare dei conteggi fino ad un modulo pari a 16, cioè avere un conteggio per un massimo di 16 stati (da 0 a 15, cioè da 0000 a 1111).

MR1 e MR2 sono gli ingressi di una porta NAND, la cui uscita è collegata agli ingressi di clear dei 4 flip-flop. In questo modo è possibile troncare il conteggio. Per abilitare il conteggio è sufficiente che entrambi non siano a livello alto, come mostra la tabella sottostante.

2 Realizzare dei contatori di moduli vari

Abbiamo visto precedentemente che con n flip-flop si hanno al massimo 2n stati; è possibile, però, bloccare il conteggio prima che raggiunga il valore massimo(attraverso porte NAND) e si riesce così a ottenere contatori con modulo inferiore a 2n con n flip-flop.

Nel nostro caso abbiamo utilizzato l'integrato 7493 che contiene al suo interno 4 flip-flop JK collegati in cascata, (per realizzare contatori di modulo 8, 9, 12). Di conseguenza il modulo massimo realizzabile era appunto 16 (24). Volendo realizzare, per esempio, un contatore di modulo M=9 era necessario utilizzare un numero minimo di 4 flip-flop. Essendo M=9 gli stati del contatore devono essere 9 da 0000 a 1000; il primo stato da escludere è Q3Q2Q1Q0=1001, in corrispondenza del quale è necessario troncare il conteggio. Le uscite a livello 1 nel primo stato da non considerare sono Q3 e Q0 e pertanto la porta NAND di reset, già presente nell'integrato, deve essere collegata a Q2 e Q0. In questo modo se la NAND, collegata a sua volta agli ingressi di CLEAR dei flip-flop, darà in uscita livello basso provocherà il resettaggio del conteggio e la nuova partenza da 0000.

Ovviamente questa è la parte più importante della realizzazione del nostro contatore. Per la visualizzazione dati abbiamo utilizzato un decoder 9368 collegato alle uscite Q del contatore e ad un display a catodo comune. Per quanto riguarda il generatore di clock abbiamo utilizzato un normale circuito antirimbalzo come quello spiegato precedentememte.

Contatore modulo 8
Si mostra in fig.15 un collegamento tra 3 flip-flop JK che realizzano un contatore binario a tre bit(modulo 8) capace di mostrare su un display, opportunamente collegato ad un decoder( in questo caso il 9368) ciclicamente, cifre da 0 a 7 sotto l'applicazione di un fronte di discesa applicato al clock.

Fig.15 - Contatore a 3 bit con visualizzazione su un display. Gli impulsi di clock CK si applicano all'ingresso CLK del flip-flop JK denominato U1A. L'uscita Q del flip-flop U1A si applica all'ingresso CLK del flip-flop U2A e, analogamente, l'uscita Q del secondo flip-flop si applica all'ingresso CLK del flip-flop U3A. Gli ingressi J e K di tutti i flip-flop sono tenuti ad 1 per cui ad ogni fronte di discesa applicato agli ingressi CLK l'uscita Q cambia di stato.
Indicando con Q3 Q2 Q1 le uscite dei 3 flip-flop e supponendo 000 lo stato iniziale del contatore si ha, dopo l'applicazione di successivi impulsi di clock:

Applicando tali linee ad un display dotato di circuito di decodifica interno si avrà sul visualizzatore la comparsa delle cifre da 0 a 7.
Dopo il 7 riapparirà nuovamente lo 0 e così via. Le linee CLR, se portate allo 0 logico, azzerano il contatore indipendentemente dal clock (comando asincrono).